비정질 In-Ga-Zn-O 박막트랜지스터의 상태밀도함수 기반 정전용량-전압 특성 추출 및 3D TCAD 시뮬레이션 검증

*박지선, 이경민, 김동명, 최성진, 김대환

국민대학교 전자공학부

*e-mail : jisunpark@kookmin.ac.kr

The density-of-states based C-V extraction in amorphous In-Ga-Zn-O thin-film transistors and the 3D TCAD-based verification

*Jisun Park, Kyung Min Lee, Dong Myong Kim, Sung-Jin Choi, and   Dae Hwan Kim

School of Electronic Engineering, Kookmin University

Abstract

In this paper, we proposed the C-V extraction technique for amorphous In-Ga-Zn-O thin-film transistors by consolidating all of the experimentally extracted subgap density-of-state (DOS), the layout-based extraction of a parasitic capacitance, and the 3D TCAD simulation. Our simulation result shows the high accuracy as compared with the measurement of the capacitance and the current. Furthermore, a capacitance extraction method which can separate the parasitic capacitance, the overlap capacitance, and the device size-independent gate insulator capacitance is discussed and verified by the 3D TCAD simulation.

I. 서론

비정질 실리콘 박막트랜지스터 (thin-film transistor: TFT)나 유기 TFT에 비해 높은 mobility와 on/off ratio, 낮은 subthreshold swing (SS) 특성, 광학적 투명성, 대면적 균일성 및 저온 공정 가능성 등의 장점을 갖는 비정질 In-Ga-Zn-O (amorphous

In-Ga-Zn-O: a-IGZO) TFT는 AMLCD나 AMOLED의 display 소자로서 각광을 받고 있다. [1] 그러나 a-IGZO 소자의 현재까지의 연구는 주로 정전용량-전압 (C-V) 특성 측정 결과로부터 밴드갭 내부 상태밀도함수 (subgap density-of-states: DOS)를 추출하거나 전류-전압 (I-V) 특성 모델을 구축하거나 I-V simulation set를 구현하여 bias stress instability 특성을 예측하는 등에 집중되고 있다. [2, 3] 이와 같은 연구 동향에 비추어 보면 TFT 소자에 대한 특성 분석이 활발한 현재의 연구 환경에서 기존의  I-V 특성 연구뿐만 아니라 C-V 연구에 대한 필요성과 비중이 점차 중요해지고 커질 것으로 사료된다. A-IGZO TFT로 회로 설계를 하려면 I-V와 C-V 계산 모델이 필수적이기 때문이다.

본 논문에서는 subgap DOS 특성을 반영하여 parasitic capacitance 및 overlap length 등을 포함하는 통합적 C-V 추출법을 제안하였으며, 이 capacitance 값을 반영한 three dimensional (3D) technology computer-aided design (TCAD)를 이용하여 I-V와 C-V 특성을 실측치와 비교함으로써, 제안된 방법을 검증하였다. [4, 5]

II. 소자 구조 및 TCAD set-up 결과

2.1 소자 정보

본 연구에서 사용된 소자는 그림 1에서 볼 수 있듯이 etch stopper를 가지는 bottom gate (BG) a-IGZO TFT이고, 공정은 다음과 같다. Glass substrate 위에 molybdenum (Mo)를 증착한 후 dry etching으로 gate를 생성한다. Gate insulator로 SiNx와 SiO2를 plasma-enhanced chemical vapor deposition (PECVD)로 각각 300nm, 100nm의 두께로 증착한다. 그 후 상온의 Ar과 O2가 혼합된 분위기에서 스퍼터로 a-IGZO 층 50nm를 만들고, SiOx로 이루어진 etch stopper를 PECVD로 50nm 증착한 후 patterning한다. Mo을 이용하여 source와 drain electrode를 형성하고, SiOx로 passivation 한 후 annealing한다.

그림 1. Inverted staggered bottom-gate 구조를 가지는 a-IGZO TFT

본 논문에서 사용된 소자 및 simulation parameter 값은 표 1과 같다. 식 1과 2는 각각 conduction band와 valance band 근처의 subgap DOS를 나타내는 수식이며, 본 연구에서 사용된 소자의 DOS는 monochromatic photonic C-V (MPCV) technique을 이용하여 추출되었고, 해당 DOS parameter는 표 1과 같다. [3]

[eqn: g _{D} (E)`=`N _{TD} `` TIMES `exp`( {E-E _{V}} over {kT _{TD}} )]                       (1)

[eqn: g _{A} (E)`=`N _{TA} `` TIMES `exp`( {E-E _{C}} over {kT _{TA}} )`+``N _{DA} `` TIMES `exp`( {E-E _{C}} over {kT _{DA}} )]    (2)

Parameter	Value	Unit
Channel width	100	µm
Channel length	100	µm
Thickness of a-IGZO thin film	50	nm
Thickness of etch-stopper	50	nm
Thickness of SiNx	300	nm
Thickness of SiOx	100	nm
Mo. workfunction	4.88	eV
Doping concentration of a-IGZO	5.5×1016	cm-3
Affinity of a-IGZO	4.65	eV
Bandgap of a-IGZO	3.53	eV
Dielectric constance of a-IGZO	11.5
Effective DOS in conduction band	5×1018	cm-3
Electron mobility	7	cm2/Vs
NTD	1.9×1021	cm-3eV-1
kTTD	0.147	eV
NTA	1.697×1016	cm-3eV-1
kTTA	0.012	eV
NDA	3×1017	cm-3eV-1
kTDA	0.4	eV

표 1. 구조 및 시뮬레이션 parameter

2.2 TCAD set-up 결과

MPCV method로부터 추출된 DOS 값을 TCAD 시뮬레이션에 사용한 결과, 그림 2(a)에서 보는 바와 같이 I-V 시뮬레이션 결과가 실측치를 잘 반영하고 있다. 따라서 추출된 DOS는 I-V 특성을 재현하는데, 부족함이 없이, 공정 및 재료의 특성을 잘 반영하고 있음이 확인되었다.

(a)

(b)

그림 2. (a) Linear와 saturation 영역에서의 I-V curve 와 (b) C-V curve에서 측정 결과와 시뮬레이션 결과를 비교

Ⅲ. 시뮬레이션 결과 및 분석

일반적으로 capacitance를 측정할 때마다 발생하는 장비의 parasitic capacitance와 소자의 parasitic capacitance 성분들 때문에 정확한 capacitance 결과를 얻는 것이 어렵다. 본 논문에서는 이러한 parasitic capacitance 성분을 추출하는 방법을 시뮬레이션 결과에 도입하여 정확한 oxide capacitance를 계산하였다. 그림 3은 장비 및 TFT 소자의 width와 length에 영향을 받지 않는 parasitic capacitance와 overlap capacitance를 추출하는 도식도와 최종적으로 얻어지는 capacitance 종류와 값들을 나타낸 그림이다. [5]

여기에서 Cpar.1, Cov, Cpar.2의 성분을 추출하기 위해 다음과 같은 계산이 필요하다. 그림 2 (b)와 같은 C-V 그래프에서 여러 소자의 각 width/length당 maximum capacitance와 minimum capacitance를 추출하면  L-Cmin, L-Cmax,  W-Cmin, W-Cmax의 그림을 추가로 얻을 수 있다. 그 중 L-Cmin, L-Cmax curve에서 L=0인 지점의 capacitance를 추출하면 그림 3 (b)의 왼쪽 그래프와 같은 W-C curve를 얻을 수 있다. 이 curve에서 W=0인 지점의 capacitance가 소자의 구조에 영향을 받지 않는 Cpar.1이고, 기울기로부터 Cov+Cpar.2의 값을 추출할 수 있다. 마지막으로 소자의 구조에 영향을 받지 않는 Cox는 아래의 수식에 의해 계산할 수 있다.

[eqn: C _{min} `=` {C _{active} C _{ox}} over {C _{active} +C _{ox}} WL _{ov} +``C _{par.1} (V _{GS} )+C _{par.2} (V _{GS} )`]    (3)

[eqn: C _{max} `=C _{ox} W(L+2L _{ov} )+`C _{par.1} (V _{GS} )+C _{par.2} (V _{GS} )`]       (4)

(a)

(b)

그림 3. (a) Capacitance 추출 도식과 (b) 추출된 capacitance 성분들

		Measurement		Simulation
Cprst.1 [F]		3.29×10-14		4.65×10-14
Cov+Cprst.2 [F]		3.54×10-15		4.54×10-15
Measurement (Min./Max.=1.15×10-8/1.21×10-8)
Cox [F/cm2]	L/W [㎛]	25	50		100	200
	8	1.17×10-8	1.15×10-8		1.18×10-8	1.20×10-8
	10	1.19×10-8	1.18×10-8		1.18×10-8	1.19×10-8
	15	1.19×10-8	1.18×10-8		1.18×10-8	1.19×10-8
	25	1.19×10-8	1.19×10-8		1.19×10-8	1.19×10-8
	50	1.21×10-8	1.20×10-8		1.19×10-8	1.19×10-8
	100	1.17×10-8	1.19×10-8		1.19×10-8	1.19×10-8
Simulation (Min./Max.=1.13×10-8/1.29×10-8)
Cox [F/cm2]	L/W [㎛]	25	50		100	200
	8	1.20×10-8	1.25×10-8		1.28×10-8	1.29×10-8
	10	1.22×10-8	1.25×10-8		1.27×10-8	1.17×10-8
	15	1.25×10-8	1.25×10-8		1.25×10-8	1.25×10-8
	25	1.27×10-8	1.25×10-8		1.24×10-8	1.24×10-8
	50	1.29×10-8	1.25×10-8		1.23×10-8	1.13×10-8
	100	1.29×10-8	1.25×10-8		1.23×10-8	1.22×10-8

표 2. 측정값과 simulation 결과로부터 추출된 capacitance 성분 비교

본 논문에서는 width와 length가 각각 25㎛/8㎛에서 200㎛/100㎛ 사이의 24개의 소자로부터 capacitance extraction method를 적용하여 표 2와 같은 각종 capacitance 성분들을 얻었다. 표에서 보는 것처럼 각각의  capacitance 성분들의 측정치와 시뮬레이션 결과의 유의차가 작기 때문에 시뮬레이션만으로도 소자의 C-V 특성 재현이 가능할 것으로 판단된다. 실제로 추출된 각 capacitance 값들과 DOS를 반영하여 C-V 특성을 시뮬레이션 한 결과, 그림 2(b)에서 보듯이 C-V 특성을 여러 주파수에 대하여 잘 재현함을 알 수 있었다.

Ⅳ. 결론

본 논문에서는 3D TCAD를 이용하여 TFT 소자의 I-V 및 C-V 특성을 재현하였으며, 그 과정에서 parasitic capacitance 및 overlap capacitance, gate oxide capacitance 등 각 capacitance 성분을 추출하는 방법이 제안되었다. 특히 본 연구는 fitting parameter없이 TCAD simulation을 통해 소자의 I-V 및 C-V 특성을 구현함으로서 시간 및 비용을 최소화하면서 정확도 높은 소자의 특성을 분석하고 예측할 뿐만 아니라 a-IGZO TFT를 이용한 디스플레이 및 투명유연회로 등 각종 혁신적 회로 및 시스템 설계에 효과적으로  기여할 것으로 사료된다.

참고문헌

[1] J. H. Na, et al., “High field-effect mobility amorphous InGaZnO transistors with aluminum electrodes,” Appl. Phys. Lett., vol. 93, no. 6, ppl 063501-1-063501-3, Aug. 2008.

[2] J. T. Jang, et al., “Effect of direct current sputtering power on the behavior of amorphous indium-gallium-zinc-oxide thin-film transistors under negative bias illumination stress: A combination of experimental analyses and device simulation,” Appl. Phys. Lett., vol. 106, p. 123505,  2015.

[3] H. Bae, et al., “Single-scan monochromatic photonic capacitance-voltage technique for extraction of subgap DOS over the bandgap in amorphous semiconductor TFTs,” IEEE Elec. Dev. Lett., vol. 34, no. 12, Dec. 2013.

[4]  Atlas User’s Manual, Silvaco, Inc. Santa Clara, CA, USA, 2014.

[5]  김대근, 석사학위논문, 국민대학교, 2015.